Senior Firmware Architekt (m/w/d)

Aufgaben:

Für ein spannendes Projekt beim Kunden suchen wir aktuell einen erfahrenen Senior Firmware Architekt.

Rahmenbedinungen:
+ Auslastung 100%
+ 50% vor Ort in der Metropolregion Rhein-Neckar, 50% remote

Aufgaben:
+ Firmware‑Architektur & Systemdesign:
- Verantwortung für die Firmware‑Architektur modularer I/O‑Systeme (digitale/analoge I/O, Protokoll‑ und Sicherheitsmodule)
- Entwicklung skalierbarer Firmware‑Schichten für High‑Speed‑I/O, Industrial Ethernet/Fieldbus (EtherCAT, PROFINET, EtherNet/IP, OPC UA, Modbus, CAN/CANopen, IO‑Link) sowie Sicherheitsfunktionen (PROFIsafe, FSoE)
- Definition und Pflege von Bootloadern, BSPs (Board Support Packages), Firmware‑Updates und der gesamten Lifecycle‑Strategie

+ Backplane‑Kommunikation & System‑Timing:
- Spezifikation und Review übergeordneter Backplane‑Protokolle inklusive Slot‑Adressierung, Determinismus, Durchsatz und Fehlerbehandlung
- Optimierung des Timings zwischen Gateway ↔ Backplane ↔ MCU ↔ FPGA, um deterministische Zykluszeiten, geringe Interrupt‑Latenz/Jitter, effizientes Scheduling und Datenkohärenz sicherzustellen
- Abstimmung mit FPGA‑Teams bezüglich zyklusgenauer Schnittstellen, CDC‑Handling (Clock Domain Crossing) und Timing‑Constraints

+ Mikrocontroller (uC) & FPGA‑Integration:
- Architektur von Systemen, die leistungsstarke MCUs (ARM Cortex M/A/R, STM32, NXP, TI, RZ/T) mit FPGAs (Xilinx, Intel, Lattice) kombinieren
- Definition der MCU–FPGA‑Schnittstellen: High‑Speed‑Serienverbindungen, Shared Memory, Event‑/Interrupt‑Signaling, DMA‑Pfade
- Review des FPGA‑Timings und Unterstützung bei Timing‑Closure; Bewertung verschiedener FPGA‑Familien (Latenz, LUT‑/RAM‑Nutzung, Taktung, Energieverbrauch)

+ Problemlösung:
- Früherkennung von Risiken bei Timing, Durchsatz, Speicher, CPU‑Last und thermischem Verhalten; Leitung interdisziplinärer Root‑Cause‑Analysen (Firmware, Hardware, FPGA, Kommunikation
- Unterstützung bei Architekturentscheidungen

+ Dokumentation, Standards & Compliance:
- Erstellung und Pflege von Architekturunterlagen, Schnittstellenspezifikationen sowie Debug‑ und Testkonzepten
- Sicherstellung der Einhaltung relevanter Normen (IEC 61131, IEC 61508, IEEE/ISO) sowie der Sicherheitsrichtlinien gemäß IEC 62443

+ Reviews & Qualitätssicherung.
- Leitung von Architektur‑ und Code‑Reviews sowie Performance‑Analysen auf Systemebene
- Durchsetzung von Qualitätsstandards wie MISRA C, statische Analyse, Unit‑Tests, automatisierte Regressionstests, HIL‑Tests und Embedded CI/CD (Jenkins/GitLab CI)

Anforderungen:

Must Have:
+ Über 10 Jahre Erfahrung in Embedded‑Firmware‑Entwicklung (Bare Metal & RTOS), ausgezeichnete Kenntnisse in C/C++ sowie tiefgehendes Wissen über Low‑Level‑Treibe
+ Nachgewiesene Erfahrung in der Integration von Mikrocontrollern (MCUs) und FPGAs, einschließlich Treibern, zeitkritischen Datenpfaden, Speicherstrukturen und Interrupt‑Konzepten
+ Erfahrung mit modularen I/O‑ bzw. PLC‑Systemen sowie Embedded CI/CD‑Pipelines
+ Kenntnisse in Echtzeit‑Linux oder MCU‑/FPGA‑SoC‑Architekturen
+ Sehr gute Kenntnisse in EtherNet/IP, OPC UA
+ Erfahren in Analysen von Echtzeit‑Timing (Latenz, Jitter, End‑to‑End‑Zyklen), Planung von Bandbreite/Durchsatz, Performance‑Profiling und Zeit‑Synchronisation
+ Sehr gute Debugging‑Fähigkeiten im Labor mit Oszilloskop, Logik‑/Protokollanalysatoren sowie JTAG/SWD
+ Englisch

Nive to Have:
+ Kenntnisse in EtherCAT, PROFINET, Modbus TCP/RTU, CAN/CANopen und IO‑Link
+ Erfahrung mit UML oder modellbasierter Softwareentwicklung (Model‑Based Design)
+ Kenntnisse in Secure Boot, signierter Firmware, Anti‑Rollback‑Mechanismen; TLS / sichere OPC UA‑Kommunikation; Methoden und Richtlinien gemäß IEC 62443
+ Deutsch

Zusätzliche Informationen:

Konnten wir Ihr Interesse wecken? Dann freuen wir uns auf die Zusendung Ihres aussagekräftigen Expertenprofils unter Angabe Ihrer Stundensatzvorstellung.